保持其他環路參數不變，令Rs=R1b=R11b，根據經典鎖相環理論[7]，可知當Rs增大時，環路變窄，當Rs減小時，環路變寬。按照圖3的仿真模型，可以發現當Rs選擇合適的范圍，整個環路的相位余量均可在60°以上，從而在切換環路的過程中，整個環路都處于穩定條件，可以可靠地工作。

2. DDS電路實現

DDS電路采用了AD9912芯片產生fdds作為X波段PLL的參考信號。AD9912是ADI公司推出的AD991X系列的DDS產品，與AD995X系列產品相比，AD9912在保持低功耗的同時，雜散性能得到了大幅度改善，同時使用了SpurKiller技術并且有兩組對應的寄存器供用戶使用。AD9912具有48位的頻率控制字，內部集成14 bit的可工作在1 GHz的DAC。該DAC具備優秀的動態性能，采用1 GHz低相位噪聲參考源時，輸出258.3 MHz信號在1 kHz處相位噪聲可達-135 dBc/Hz。因為AD9912內部沒有帶通濾波器，因此經過DAC余弦輸出的信號不可避免的有參考時鐘雜散、相位截短雜散、相位幅度轉換雜散、DDS內部數字信號引入的雜散和PCB布線和電源引入的雜散等[8]。因此，要在fdds近端載頻50 kHz內產生超過100 dBc雜散抑制的信號，只能在DDS理論上無雜散點的區域附近，通過實驗板仔細測量。X波段寬帶高純度捷變源fdds的雜散約在240 MHz附近，最終結果表明，fdds載頻50 kHz內的雜散可以達到85 dBc的抑制。

窄帶電調濾波器非常重要，其用于濾除fdds周圍的雜散信號。頻率源最初設計未含有窄帶電調濾波器，只是讓AD9912產生的fdds信號通過高階低通濾波器后進行鑒相，輸出頻率的近端雜散抑制只能在-65 dBc左右，無法達到-70 dBc。

3.X波段PLL電路實現

PLL電路在環路帶寬內，系統輸出的相位噪聲主要取決于參考信號和數字鑒相器基底噪聲，在環路帶寬外，相位噪聲則主要由VCO決定[9]，所以環路器件的選取非常重要。PLL鑒相器采用AD公司HMC698LP5E[10]，其具有超低SSB相位噪底，集成寬帶極性可反轉數字PFD和鎖定檢測輸出，可編程分頻器最大分頻為259，工作頻率高達7 GHz。VCO采用國產定制器件，相位噪聲為-112 dBc/Hz@100 kHz。
環路帶寬直接決定了鎖定時間。環路帶寬越大，鎖定時間越短，反之，鎖定時間越長。頻率跳變的大小也決定了鎖定時間。頻率跳變越大，鎖定時間越長，反之，鎖定時間越短[11]。窄環路能提高PLL的雜散抑制，提高PLL鎖定速度和窄環路矛盾主要有兩大方法：

（1）給VCO精確預置電壓，在跳頻時，使環路電壓變化最小，提高鎖定速度，方法有DA預置和輔助鑒相等。

（2）變環路帶寬，在跳頻時，采用大的環路帶寬迅速鎖定或者接近鎖定，然后切換到窄環路，方法有改變鑒相增益法和切換環路電阻等。DA預置的缺點是DA會引入數字雜散導致相噪和近端雜散惡化，在輸出頻率達10 GHz的VCO很難達到-70 dBc的抑制。輔助鑒相法缺點是電路復雜度提高，可能引入雜散的地方增多，使得布板難度加大。因此，X波段源采用的是切換環路電阻法，由鎖定指示控制開關。環路濾波器如圖4所示：

圖4    環路濾波器電路圖

該環路濾波器參數上下對稱，R1a=R11a，R1b=R11b，C1=C11等依次類推。為了加強遠端濾波和更好的遠端相位噪聲，在原HITTITE在線仿真電路基礎上增加C2、R3和C4，采用高階有源環路濾波器。當鎖定時，開關閉合，R1C與R1b并聯，R11C與R11b并聯，整個環路處于窄帶模式，約44 kHz左右。失鎖時，開關斷開，整個環路處于寬帶模式，約500 kHz左右，變帶寬比超過10。根據以上分析對PLL進行仿真，得到跳頻時間仿真結果如圖5所示，相位噪聲仿真結果如圖6所示。PLL跳頻時間為12 μs，相位噪聲為95.9 dBc/Hz@100 kHz。

圖5    PLL跳頻時間仿真結果