隨著現代無線通信技術的飛速發展，32QAM等調制的應用，對系統的相位噪聲性能提出了更高更嚴格的要求，這就要求系統的載波、本振具有更好的相位噪聲指標。另外，為了提高抗干擾能力和接收信號能力，具有寬帶、小步進、低雜散的頻率源也就變得越來越重要。

直接數字式頻率合成源（DDS）驅動鎖相環（PLL）方式，近端環路內雜散按20lgN惡化（N為鎖相環倍頻次數）[1]，其電路結構簡單，易于實現寬帶小步進源，因此得到了廣泛的應用，但是其缺點是當倍頻次數高時，要獲得低雜散的頻率合成器，則對DDS芯片輸出的近端雜散要求高。

為此，提出了一種改進型DDS驅動PLL的結構，通過合理的設置避開DDS芯片輸出近端雜散差的點。同時，采用變帶寬環路濾波器設計，實現了基于DDS驅動PLL的X波段寬帶高純度捷變源。

改進型DDS驅動PLL的原理

常規DDS驅動PLL產生寬帶信號的原理如圖1所示。圖1中，DDS作為PLL的激勵源，PLL作為跟蹤倍頻鎖相環[2]。

圖1    常規用DDS驅動PLL的原理

改進型DDS驅動PLL原理如圖2所示：

圖2    改進用DDS驅動PLL的原理

主要的改進有：固定DDS參考時鐘改進為可變DDS參考時鐘；采用具有SpurKiller技術的DDS芯片AD9912；常規BPF改進為窄帶電調濾波器；固定分頻器改進為可編程分頻器；固定環路濾波器改進為可變帶寬環路濾波器。

可變DDS參考信號源通過鎖相晶振fref產生，輸出頻率為fddsref，其相位噪聲和跳頻時間對后面系統起著決定性作用，輸出頻率fddsref和晶振fref的關系為[3]：fddsref=N1×fref。

DDS電路采用具有SpurKiller技術的AD9912[4]。當DDS芯片輸出頻率固定頻偏處的近端雜散，可以采用SpurKiller技術加以抑制，其思路是給該頻偏雜波一個和其相位相反的信號，使其幅度減弱，加以抑制，實驗表明該技術可以有效地改善近端雜散（載頻50 kHz內）4~6 dB。DDS輸出的信號頻率為fdds，頻率值由fddsref和AD9912的48位頻率控制字（FTW）決定。當頻率控制字不變時，通過改變fddsref便可以實現DDS芯片輸出頻率的改變。DDS輸出頻率fdds與fddsref的關系為(2)：fdds=（FTW/248）fddsref。

DDS信號輸出后使用窄帶電調濾波器，使頻譜更加純凈。為了獲得高指標的相位噪聲和雜散指標，盡量減少PLL的倍頻次數，因此盡可能地采用高頻率輸出的fdds直接鑒相。鑒相器屬于敏感器件，fdds的雜波很有可能在鑒相器內與fdds以及空間和電源串擾過來的信號，經過類似混頻器的效應，形成最終頻率輸出fout的近端雜波，難以去除。

可編程分頻器主要是配合fdds和滿足最終輸出頻率fout，使fdds的輸出具有更大的靈活性。輸出頻率fout與DDS輸出頻率fdds的關系為 (3)：fout=N2×fdds。

將（1）式、（2）式帶入（3）式有：fout=N2×N1×(FTW/248)fref。

當失鎖時，采用寬的環路濾波器，進行快速捕獲。鎖定后，切換到窄的環路濾波器，從而提高系統的跳頻時間、雜散以及遠端的相位噪聲。

改進型DDS驅動PLL電路實現

1. 可變DDS參考源電路實現

DDS參考源的鑒相器采用ADF4193。ADF4193[5]是目前AD公司最快的鎖相芯片，當失鎖時，電荷泵以鎖定時64倍的電荷泵電流進行鎖定，鎖定后依次關閉，環路內電阻和電容參數不變。鎖相源變環路帶寬比超過10時，其穩定性設計要經過仿真，在切換的整個過程中，環路都才穩定工作。對整個環路進行計算，然后直接優化，仿真模型如圖3所示[6]：