基于該ADC的源同步傳輸特性，對(duì)于該種ADC的LVDS信號(hào)的接收通常采用源同步接收再加時(shí)序約束來保證接收的過程能夠滿足接收數(shù)據(jù)的建立時(shí)間和保持時(shí)間，進(jìn)而保證接收信號(hào)的正確性。依照tsu和th的值進(jìn)行input delay約束，如果時(shí)序滿足，那么可以肯定FPGA的接收將是正確無誤的。Tsu和th的值說明如圖5所示：
圖5
圖6
圖6為ADS62P49數(shù)據(jù)手冊(cè)提到的tsu和th的變化范圍，這兩個(gè)值必須用在FPGA的接口時(shí)序約束中，以保證輸入的穩(wěn)定性。
1.3 采用input delay約束保證源同步接收的正確性
由于ADC基本上是帶有LVDS電平的隨路時(shí)鐘，因此采用該時(shí)鐘作為數(shù)據(jù)接收寄存器的工作時(shí)鐘來接收ADC的輸出LVDS數(shù)據(jù)信號(hào)。
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