源同步方式主要是使用ADC輸出隨路時鐘(數據同步時鐘)來采樣ADC輸出數據，其框圖如圖7所示：
圖7
如上圖所示，數據由ADC輸出，差分時鐘和差分數據經過FPGA的I/O buffer后變成單端信號，由于數據跟隨路時鐘clk的關系為DDR方式，因此讓數據同時進入FPGA的兩個寄存器DIL和DIH，DIL工作于時鐘上升沿，DIH工作于時鐘下降沿，最終出來兩個工作于clk速率下的并行信號(可使用FPGA I/O資源里的DDIO)。該種方法簡單有效，FPGA I/O寄存器直接采用clk上升沿和下降沿鎖存ADC的輸出數據。
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