我們知道，電子元器件在不同的溫度和不同的電壓下，其表現出來的時序特性不一樣。因此，為了保證在各種不同的條件下都能正確的接收該信號，我們必須對這種接收方式進行輸入時序約束，然后查看最終的布局布線結果是否在各種工作條件下時序都能得到滿足。所以，在做這項工作前，設計者需要知道在電路板上ADC輸出隨路時鐘到達FPGA管腳以及數據到達FPGA管腳之間的時間差，即skew值。另外還需要知道在ADC的輸出管腳處，其輸出數據和輸出時鐘之間的關系的極限值，在ADC的數據手冊里，一般用Tsetup和Thold來表示這個關系，根據這個關系設計者可以輕易的估算出該數據的有效采樣窗口。ADS62P49的Tsetup和Thold與采樣有效窗口的關系可根據圖5計算出來，為Tsumin+Thmin=1.1ns。如圖8所示：
圖8
關鍵詞:儀器儀表 測試測量 技術分析 LVDS信號 瀏覽量：1998
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