近日來，串?dāng)_測試話題熱度持續(xù)，各工程師都在尋找相關(guān)的串?dāng)_測試方案，前些時(shí)日，中星聯(lián)華科（北京）有限公司發(fā)布了《【有料干貨】串?dāng)_測試方案（上篇）》，許多工程師紛紛留言期待下篇。
現(xiàn)在，下篇終于來了，快來看看中星聯(lián)華科技（北京）有限公司給我們帶來了什么樣的串?dāng)_測試方案吧。
首先，我們先來看看上篇內(nèi)容：【有料干貨】串?dāng)_測試方案（上篇）
2.>>>串?dāng)_的危害<<<
當(dāng)耦合信號(hào)或串?dāng)_信號(hào)足夠大時(shí)，接收串?dāng)_信號(hào)的信號(hào)線上就會(huì)出現(xiàn)信號(hào)完整性問題。串?dāng)_可能在受害線上引起尖峰脈沖，也能引起電路時(shí)延的改變。串?dāng)_會(huì)引起系統(tǒng)的不穩(wěn)定，嚴(yán)重時(shí)甚至可能會(huì)引起系統(tǒng)的崩潰。下圖是高速傳輸鏈路不同的位置的眼圖測量。
在PCB設(shè)計(jì)中，如果處理不當(dāng)，串?dāng)_對PCB的信號(hào)完整性將產(chǎn)生以下兩種典型的影響。
由串?dāng)_引起的數(shù)字電路功能錯(cuò)誤是電路設(shè)計(jì)中最為常見的一種。
串?dāng)_噪聲導(dǎo)致電平邏輯錯(cuò)誤
2.2串?dāng)_引起的時(shí)序延時(shí)
在數(shù)字系統(tǒng)設(shè)計(jì)中，時(shí)序問題是一個(gè)必須考慮的重要問題。下圖顯示了由串?dāng)_噪聲引起的時(shí)序問題。圖中下半部分是干擾線產(chǎn)生的噪聲脈沖，當(dāng)噪聲脈沖疊加到被干擾信號(hào)上，就會(huì)造成被干擾網(wǎng)絡(luò)信號(hào)傳輸延時(shí)減少。盡管這種減少網(wǎng)絡(luò)傳輸延時(shí)的串?dāng)_噪聲對改善 PCB 時(shí)序是有幫助的，但在實(shí)際 PCB設(shè)計(jì)中，由于干擾信號(hào)的不確定性，這種延時(shí)是無法控制的，因而對這種串?dāng)_對于電路設(shè)計(jì)造成嚴(yán)重的干擾，是需要避免的。
串?dāng)_噪聲導(dǎo)致的信號(hào)傳輸延時(shí)
3.>>>串?dāng)_測量<<
以往人們通常把印刷電路板、連接器、電纜和過孔當(dāng)成是簡單的部件，稍加考慮或者無需其他因素就可以很容易地把它們組成一個(gè)系統(tǒng)。現(xiàn)在，從邏輯電平0到邏輯電平1的數(shù)據(jù)上升時(shí)間30ps，如此高速的信號(hào)在傳輸線路上傳輸時(shí)會(huì)形成微波傳輸線效應(yīng)，這些傳輸線效應(yīng)對信號(hào)的影響會(huì)更加復(fù)雜。為了保證信號(hào)傳輸?shù)馁|(zhì)量，串?dāng)_測試成為了研發(fā)生產(chǎn)中不可缺少的環(huán)節(jié)。
下圖是一個(gè)針對串?dāng)_測試全面的方案設(shè)計(jì)圖，能夠支持串?dāng)_測試、眼圖測試、誤碼測試、及阻抗測試。這里著重介紹串?dāng)_測試部分。
總體方案設(shè)計(jì)
中星聯(lián)華科技（北京）有限公司的SL3000A插卡式高速串行誤碼儀能夠通過可插拔模塊同時(shí)具有串?dāng)_源產(chǎn)生、數(shù)據(jù)源產(chǎn)生、誤碼檢測及比對等功能。
本系統(tǒng)特點(diǎn)：
1．支持NRZ/PAM4波形；
2．單通道碼速率1-32GBd連續(xù)可調(diào)，支持生級(jí)至56GBd；
3. 支持同步/異步串?dāng)_；
3．上升下降時(shí)間：15ps(20%-80%)@28Gbps；
4．輸出幅度：0.1Vpp-1Vpp，選件擴(kuò)展最大幅度到4Vpp，選件擴(kuò)展為直流輸出，偏置電壓-4V至+4V可調(diào)；
5．支持偽隨機(jī)碼型：PRBS7/9/10/13/15/23/31/64bit UDP；
6．觸發(fā)時(shí)鐘輸出支持碼速率2/4/8/16分頻比可調(diào)；
8．支持內(nèi)部精準(zhǔn)時(shí)基，頻率穩(wěn)定度≤±0.05ppm，支持內(nèi)外時(shí)基自動(dòng)切換；
9．可以調(diào)節(jié)頻率精度至±0.1ppm。
