當前，市場推動下，富含嵌入式軟件的復雜電子設備更新換代的速度越來越快。為了保障這些設備的低成本和可靠性，硬件設計需要經過徹底的測試，因此，就會不可避免地導致返工，增加設計成本并延長布局流程的網表交付時間，并最終延遲上市時間目標，對收益源造成破壞性影響。

推遲嵌入式軟件的測試也潛藏有錯過上市機遇的可能，會帶來更嚴重的后果。正因為如此，項目周期的驗證部分極大地占用計劃時間變成了很常見的事情。其中的根本原因，在于跟蹤和消除錯誤極為不易，尤其是在片上系統 (SoC) 的軟件內容以每年約 200% 的速度增長的情況下。與此相反，設計的硬件部分僅增長約 50%。

硬件仿真作為系統驗證的基礎

雖然虛擬原型和現場可編程門陣列 (FPGA) 原型在早期嵌入式軟件測試上已受到關注，但對于軟件和硬件的集成并無助益。前者缺乏追蹤硬件錯誤所需的硬件精確性，而對于盡快消除錯誤所需的硬件調試，后者能力有限。

因此，開發團隊和項目經理已轉而采用硬件仿真作為其驗證策略的基礎。硬件仿真是一種多功能驗證工具，有許多相關優勢，包括軟硬件協同驗證或測試硬件和軟件集成的功能。它已受到軟件開發者的注意，因為這是能夠確保嵌入式系統軟件通過底層硬件正常工作的唯一驗證工具。對于致力于調試復雜 SoC 設計的硬件工程師來說，這也是值得注意的，因為工程師可以憑借該方法追蹤硬件內的軟件錯誤或軟件行為中的硬件錯誤。硬件仿真的其他優勢包括快速匯編功能、軟件驗證、全面的設計調試和可擴展性，可滿足包括數十億應用程序特定集成電路 (ASIC) 門的設計。此外，它能夠以驗證嵌入式軟件和執行系統驗證必需的高速率來處理數十億驗證周期。

過去，硬件調試和測試是項目周期驗證部分的唯一工作，此作業由硬件描述語言 (HDL) 測試平臺驅動的邏輯軟件仿真進行管理。傳統的大箱式硬件仿真只用于最大型的設計。很多開發團隊已采用正式驗證對軟件仿真進行補充，以增加基礎覆蓋范圍并確保不遺漏特殊用例。但是，只有硬件仿真可以在比較可行的時間內完成 SoC 設計的全部驗證任務，并緩解與基于事件的軟件仿真相關的運行問題。

都是軟件內容的問題

SoC 的軟件內容使協同驗證成為驗證策略中一個非常重要的部分，因為它可以在投片前確認一個嵌入式 SoC 的硬件和軟件部分同時得到驗證且正確交互。

過去，如果設計流片后發生硬件問題，軟件開發者必須盡其所能設法圍繞問題進行編碼。在 SoC 完成之前驗證軟件，設計團隊可以在進入硅片階段之前解決硬件問題。如前所述，硬件仿真檢查用于確保嵌入式軟件根據規范在硬件上運行。

過去使用各種調試引擎進行軟件調試。每種引擎有一個核心，充分利用硬件對處理器內部工作的可視性和控制功能。雖然提供了部分調試功能，但由于處理器提供的接入方式，診斷問題的能力受限。此外，由于傳統軟件調試通常發生在實際系統中，軟件開發者以目標系統速度在實際硬件上執行實際代碼。這樣他們可以通過大量代碼迅速找到錯誤的程序。

這些傳統技術在調試 SoC 時無效，因為沒有實際硬件，無法以真實系統速度執行代碼。一般來說，只要執行代碼且軟件模擬器提供所有硬件可視性，即可仿真硬件。但問題是速度 - 調試代碼是很慢的一種方法。

例如，如果 SoC 設計為在 Linux 上運行程序，軟件開發者必須以數十億時鐘周期完成 Linux 啟動，軟件才能開始執行。粗略估計這會以約 10 赫茲 (Hz) 的典型軟件仿真速度花費 28 年以上完成 Linux 啟動。

不管調試硬件還是軟件，傳統硬件和軟件調試工具都無法得知彼此的任何情況。如果采用復雜的大型 SoC 設計，嘗試找到問題時獨立完成兩種調試是效率低下的。

兩者結合是最為理想的方法，這樣硬件仿真就可以節約時間。SoC 硬件通常在 FPGA 或其他可編程器件中實施，速度更快。在此設置中，根據運行速度，最快可以 15 分鐘的速度完成 Linux 啟動。硬件仿真可提供與硬件調試器相似的斷點和波形控制及可視性。