半導體業正在逐漸變換到納米制造工藝。納米技術帶來巨大的好處：幾乎可以自由地增加晶體管數。另一方面，CMOS工藝已發生顯著地變化，因此，納米SOC出現新型的制造缺陷。第一個問題是在高頻時會增加定時失效數。其他問題還包括串擾、時鐘歪斜和同步、高速I/O參量失效，由于其模擬特性，它們對來自相鄰數字芯核的注入噪聲特別敏感。
為了解決相關的質量和測試成本問題，正在研究新的測試設計（DFT）技術和其他測試方法。特別是AC掃描和內裝自測試（BIST）/環回技術，正在日益用于改善器件高速部分與定時有關的失效。

這些增強結構的測試開發，最后是否需要千兆赫數據率高速自動測試設備（ATE）？高速ATE系統中的高速功能和參量測試將來技術上是否繼續需要？經濟上是否合理等問題會隨之而產生。
       納米制造缺陷及后果

改變缺陷特性的一個例證是大量增加與定時有關的故障。這往往在高頻導致故障，如固定性故障。與DC故障比較，相關的定時問題只能通過高速測試來檢測。
隨著器件尺寸的減小，晶體管關鍵參量（如柵氧化層厚度、閥值電壓，有效晶體管長度，漏電流）隨之增大靜態變率。這都會影響定時。
這在本質上會導致器件寄生參量非理想定標和非理想印刷板走線的變率。這些因素會使芯片速度和功耗導致大的變化。

電容串擾效應和RC內連延遲會進一步惡化小規模器件的高速性能。內連引起的傳播延遲支配晶體管柵極延遲。這種效應會影響器件性能。
對于這些復雜的納米器件，其傳統高速功能測試是針對信號完整性問題（如IR壓降，感性干擾，襯底耦合，電移），這些問題不可能用電流仿真技術展示。高速測試也可達到所需的定時關閉。

新納米設計的產品直線上升期間，低產出往往是個問題，因為缺陷對應用比從前的技術有更強的依賴性。需要更全面的測試來達到產品器件所需的質量水平。與DFT能力一起，高速功能測試為了解新制造工藝固有的故障機構提供主要的反饋環路。
       SOC設計中的同步問題

系統寬時鐘同步是大量納米設計的主要問題之一。當高速設計的最小時鐘周期減小時，裸片尺寸仍保持大的，這是因為更多元件集成在同一裸片上。因此，與內連延遲大約成正比的有關時鐘歪斜變成時鐘周期的重要部分，而同步設計中的跨芯片通信需要一個時鐘周期以上時間。