引言
看過《三體》的朋友們，一定對震撼的人列計算機有所印象：馮 · 諾依曼讓秦始皇安排三千萬個士兵組成的人列計算器，通過士兵舉黑白旗顯現(xiàn)的信號代替了二進制進行運算；通過騎馬的輕轉兵在整個系統(tǒng)間傳遞信息代替了總線進行數(shù)據(jù)傳輸；并利用三百萬名文化程度較高的學者每個人手中的記錄本和筆，負責記錄運算結果代替了存儲器。這就形成了控制器和運算單元、總線以及存儲器的概念。
不知道讀者在閱讀這一段的時候是否有一個疑問，為什么不能有一個聰明的士兵既能做運算又能記錄運算結果，實現(xiàn)“存算一體化”, 從而降低包括數(shù)據(jù)搬移在內(nèi)所帶來的巨大開銷？
應用背景
正像三體中描述的人列計算機，目前大多數(shù)芯片系統(tǒng)采用的是馮·諾依曼架構，處理器和存儲器由總線連接，數(shù)據(jù)需在二者之間來回搬運。但隨著大數(shù)據(jù)和人工智能時代的到來，傳統(tǒng)的計算存儲分離的硬件架構不得不面對馮·諾伊曼瓶頸。數(shù)據(jù)搬移帶來的能耗開銷使得存算分離的傳統(tǒng)架構難以滿足低功耗的系統(tǒng)設計需求。在一些神經(jīng)網(wǎng)絡硬件加速器中，核心的數(shù)據(jù)處理消耗的能量只有不到10%，除此之外與數(shù)據(jù)傳輸相關的能耗才是制約整個系統(tǒng)能效的關鍵問題。
如圖1所示，為了打破馮·諾依曼瓶頸的束縛，存算一體的計算架構開始興起，逐漸從近存儲的計算范式到以存儲為中心的計算范式演進。近年來，半導體制造工藝的發(fā)展和人工智能領域的崛起，為存算一體技術提供了全新的制造平臺和產(chǎn)業(yè)驅(qū)動力。除了在人工智能及深度學習領域的廣泛應用，存算一體架構同樣適用于未來主流的感存算一體芯片和類腦芯片。
圖1 馮·諾依曼架構和存算一體架構示意圖
存算一體芯片旨在把傳統(tǒng)以計算為中心的架構轉變?yōu)橐詳?shù)據(jù)為中心的架構，直接利用存儲器進行數(shù)據(jù)處理。近年來非易失性存儲器技術的發(fā)展，為存算一體芯片的高效實施帶來了新的曙光。
我國在這方面的研究也取得了一系列的創(chuàng)新成果，例如2016年北京大學康晉峰教授團隊提出以阻變器件替代傳統(tǒng)的CMOS器件來實現(xiàn)邏輯計算。構建了基于觸發(fā)電平時序的邏輯計算類型，得到可以實時邏輯重構的計算、存儲一體化并行處理硬件架構。2021年，中國科學院微電子研究所的劉明團隊設計了超薄鐵電隧道結進行時間數(shù)據(jù)學習的節(jié)能而穩(wěn)健的儲層計算系統(tǒng)，該系統(tǒng)以高的能效、處理速度 和識別精度完成數(shù)字序列分類。2021年復旦大學周鵬團隊研究出二維鐵電溝道晶體管（2D FeCTs），該FeCTs兼具優(yōu)異的非易失存儲功能和神經(jīng)擬態(tài)能力。如圖2所示，該器件成功實現(xiàn)了對鳶尾花圖像的高精度分類。2022年國防科技大學電子科學學院徐暉教授課題組與復旦大學芯片與系統(tǒng)前沿技術研究院劉琦教授課題組合作，首次實現(xiàn)了一種與CMOS工藝完全兼容的氧化鉿基反鐵電神經(jīng)元。該反鐵電晶體管能模擬生物神經(jīng)元積分發(fā)射特性，且由于其自發(fā)的去極化現(xiàn)象避免了大尺寸電容和復位電路的使用，有效提高了神經(jīng)形態(tài)計算芯片集成度。如圖3所示構建的784×400×10雙層神經(jīng)網(wǎng)絡，手寫體識別率高達96.8%，對促進新原理器件在圖像、語音等智能化處理場景的應用具有重要意義。2022年，華東師范大學段純剛教授團隊利用鐵電突觸晶體管神經(jīng)網(wǎng)絡成功實現(xiàn)了聯(lián)想學習，達到輸入了不完整的像素，也可以從硬件成功輸出完整像素的圖像識別功能。
圖3 雙層全鐵電SNN示意圖及基于FeFET突觸和AFeFET神經(jīng)元網(wǎng)絡的硬件
測試方案介紹
存算一體芯片旨在把傳統(tǒng)以計算為中心的架構轉變?yōu)橐詳?shù)據(jù)為中心的架構，直接利用存儲器進行數(shù)據(jù)處理。存算一體芯片在當代研究的最新神經(jīng)元網(wǎng)絡中扮演高速存儲計算單元，其主要技術路線有通過阻變，容變等方式實現(xiàn)。存算一體芯片在當代研究的最新神經(jīng)元網(wǎng)絡中扮演高速存儲計算單元。在研發(fā)階段，目前很多機理的存算一體芯片都需要反復測試驗證迭代，必須需要有一套合適的測試系統(tǒng)加速這一過程。在這個過程中，如何快速將單個單元的測量擴展到陣列形式的測量，是實驗室必須要解決的一個測量難題。
測試需求
? 單個單元的性能測試
? 可擴展的多單元性能測試
? 存算一體陣列芯片的測試
? 模擬應用的測試方法
陣列測試流程
1. 對陣列中的行列每個單元通過施加脈沖，進行預設置，記錄I-V特性。
2. 預設置整體陣列后，再次對每個行列單元按序列施加脈沖，記錄充放電情況及極化反轉等特性。
3. 不同的序列脈沖施加，測試不同行列激勵下的不同反應。
4. 測試過程中需要反復施加脈沖，并且同步測量I-V特性并需要友好方便的編程方式滿足不同的激勵測試需求
